Implementation of embedded artificial intelligence algorithms in the readout system of the ATLAS liquid argon calorimeter
Mise en œuvre d'algorithmes d'intelligence artificielle intégrés dans le système de lecture du calorimètre à argon liquide ATLAS
Résumé
The Large Hadron Collider (LHC) is currently the world’s leading particle accelerator. In 2012, it allowed the discovery of the Higgs boson, the last unobserved particle in the Standard Model of particle physics. The High Luminosity phase of the LHC (HL-LHC), starting in 2029, will allow further study of the Higgs boson properties and improve new particle discovery potential. Up to 200 simultaneous proton-proton collisions are expected at the HL-LHC, which puts stringent requirements on the ATLAS detector electronic. To prepare for these conditions, the readout electronics of the Liquid Argon (LAr) calorimeter of the ATLAS detector will be replaced. The new electronics will contain high-end Field Programable Gate Arrays (FPGAs) capable of computing the energy deposited in the calorimeter in real time at 40 MHz. The performance optimal filtering algorithms, currently used to compute the energy, will significantly degrade due to the increased rate of overlapping pulses in high luminosity conditions. Neural networks (NNs) were shown to perfectly recover this performance loss. This thesis presents the implementation of neural network firmware embedded in FPGAs. The development is carried out first in High Level Synthesis (HLS), which offers a convenient solution for adapting and optimizing the firmware parameters to facilitate its implementation on FPGA platforms in the prototyping phase. The resource usage and the performance of the firmware are carefully analyzed. The developed tools are implemented in the HLS4ML library, which is open-source software designed to automatically translate a trained NN to a firmware. A test firmware was also developed to be able to validate the neural network implementation on the hardware. This test firmware allows to inject input values into the neural network and extract the computed energies to be compared with simulation. The computed energies in the FPGA were shown to
perfectly match the expected values from simulation.
Le Grand Collisionneur de Hadrons (LHC) est actuellement le plus grand accélérateur de particules au monde. En 2012, il a permis la découverte du boson de Higgs, la dernière particule non observée dans le Modèle Standard de la physique des particules. La phase de Haute Luminosité
du LHC (HL-LHC), qui débutera en 2029, permettra d’étudier davantage les propriétés du boson de Higgs et d’améliorer le potentiel de découverte de nouvelles particules. Jusqu’à 200 collisions proton-proton simultanées sont prévues au HL-LHC, ce qui impose des exigences strictes sur l’électronique du detecteur ATLAS. Pour se préparer à ces conditions, l’électronique de lecture du calorimètre à argon liquide (LAr) du détecteur ATLAS sera remplacée. La nouvelle électronique contiendra des réseaux de portes programmables sur site ou Field Programmable
gate arrays (FPGAs) haut de gamme capables de calculer en temps réel l’énergie déposée dans le calorimètre à une fréquence de 40 MHz. Les performances des algorithmes de filtrage optimal, actuellement utilisés pour calculer l’énergie, se dégraderont significativement en raison de
l’augmentation du taux d’empilement des impulsions dans des conditions de haute luminosité. Il a été démontré que les réseaux neuronaux (NNs) peuvent compenser cette perte de performance. Cette thèse présente la mise en œuvre de firmware de réseaux neuronaux intégrés dans des FPGA. Le développement est d’abord réalisé en High-Level Synthesis (HLS), ce qui offre une solution pratique pour adapter et optimiser les paramètres du firmware afin de faciliter leur mise en œuvre sur les plateformes FPGA en phase de prototypage. L’utilisation des ressources
et les performances du firmware sont soigneusement analysées. Les outils développés sont intégrés dans la bibliothèque HLS4ML, qui est un logiciel open-source conçu pour traduire automatiquement un réseau neuronal entraîné en firmware. Un firmware de test a également
été développé pour valider la mise en œuvre du réseau neuronal sur le matériel. Ce firmware de test permet d’injecter des valeurs d’entrée dans le réseau neuronal et d’extraire les énergies calculées pour les comparer à la simulation. Il a ensuite été démontré que les énergies calculées
dans le FPGA correspondent parfaitement aux valeurs obtenues en simulation.
| Origine | Fichiers produits par l'(les) auteur(s) |
|---|---|
| Licence |
